当前人们对便携式智能电子设备应用越来越广泛,对超低功耗芯片系统的需求持续增长。触发器（Flip Flop,FF）是一个关键元素,因为大多数现代微处理器都是在同步流水线结构下操作的。在低电源电压电路,为减少速度衰退最好使用具有更少的FF组合逻辑的细粒度管道。这意味着FF的功耗及其相关联的时钟周期都是重要的。因此,设计出具有较小延迟的低功耗FF是必要的。为达到这一目标,应用基于灵敏放大器的触发器（Sense Amplifier based Flip Flop,SAFF）的数字电路设计技术得到了越来越多的关注。本文为了FF的高速低功耗提出一种重新堆叠自适应调节单端输出SAFF电路结构。本文提出的新型SAFF结构由灵敏放大器（Sense Amplifier,SA）主级和置位复位（Set-Reset,SR）锁存器从级两个部分构成。本文通过改变主级SA结构的堆叠顺序,将五个预充电结点减少为两个,同时将三个放电结点减少为一个,优点是降低功耗、提升速度。也会带来失调电压增大,但在全电平的数字系统中影响较小。为了应对时钟为高电平时数据D发生跳变的情况,SA结构引入了一种自适应的反馈机制,从而避免了数据突变而造成触发器内部结点错误翻转,提升SA工作的稳定性。与此同时,在牺牲差分输出上改良单端输出SR锁存器,有效避免锁存器中因改变输出Q时的电流竞争和毛刺现象,降低功耗的同时又提升速度。面对实际应用的问题,在新型SAFF基础上提出了增加抑制冗余的结构。抑制冗余LP SAFF通过判断当前数据来选择所要预充的结点,避免对两个结点的充电,抑制冗余LP SAFF减少电路结点跳变,大大降低了功耗。提出新型SAFF的仿真分析,在不同工艺角下优化的SA主级延迟平均减小43%,功耗降低23%。新型SAFF对比Con SAFF功耗平均节省了26%,其中α=12.5%时,SAFF功耗节省了32%,时钟到输出的延时缩短了46%,在不同工艺角下和不同输入数据切换频率下,功耗延迟积平均降低了约3倍。所提出抑制冗余LP SAFF对比LP SAFF的时钟输出延迟缩短了44%,当α=12.5%时,功耗延迟积优化了34%。当其在实际加法器的设计中,相较于LP SAFF功耗平均节省了23%,相较于Con SAFF功耗平均降低了39%。