随着电子行业的发展,人们对高带宽存储器的需求在迅猛增长,对于高速(数据速率高于200MHZ)的网络路由器、集线器和交换机来说,现行的存储器标准正在成为瓶颈。这就需要高性能,高速度,大容量的存储器。QDR SRAM(四倍速率静态存储器)就是用于高速、高带宽操作的理想处理器,它同时也兼顾了不同的性能。相比于传统的SRAM(静态存储器),QDR SRAM(四倍速率静态存储器)的速度更快,吞吐量更大,因此研究QDR SRAM对于存储器产业来说至关重要。目前,国外QDR SRAM系列的产品已经发展到了第4代,处理数据速度更快,容量也较为更大,能够满足现代通信对信息交流的速度,而国内的相关产业则属于刚刚起步阶段,还没有类似的产品。本课题是源于企业的一个存储器产品研究的项目,该项目研究设计的QDR SRAM的技术指标设定为:兼容1MX36和2MX36这两种配置;读写操作有独立的读写端口,互不影响;读写端口皆采用DDR(二倍数据速率)接口;2.5个时钟周期的读延时,1个时钟周期的写延迟;4字突发功能并能兼容2字突发的功能;双时钟控制地址和控制信号;QVLD(数据有效指示)用于读数据的精准采样。论文基于技术指标,具体工作安排如下:论文首先研究确定了QDR SRAM的整体架构,并对各功能模块(DLL模块,IO模块,存储阵列模块,JTAG(测试行动联合团)模块)进行了详尽的分析。在对存储阵列的设计中,针对控制信号传输过程中时间不同的问题,本文采用了一种对称的存储阵列,保证了控制信号到存储单元的路径相同;同时,采用了一种在数据和存储阵列中采用两级缓存的结构,目的是解决IO(输入输出端口)的延时和布局布线时延时的问题。读写逻辑模块和JTAG模块是QDR SRAM中两个重要模块,在完成QDR SRAM整体架构及各功能模块分析之后,本文采用了自下而上的设计方法,对这两个模块进行了结构和功能上的设计。然后采用黑盒验证方法,基于SV语言搭建了分层次,高效的验证平台,对模块的功能进行验证。JTAG模块验证表明,组成模块的11条链的功能验证全部正确,覆盖率100%,符合设计要求,说明JTAG的设计是正确。读写逻辑模块验证表明,设计的芯片是可以成功地以burst4(四字突发)的模式写进存储阵列并且可以以burst4的模式成功地读书,时序也符合设计要求,说明读写模块的设计是正确的。基于两个重要的模块读写逻辑模块和JTAG模块设计的完成,将所有的模块整合进行验证,验证结果表明符合设计的要求。