锁相环（Phase-Locked Loop,PLL）是收发机中的关键模块,它不仅为通信信号的调制和解调提供本地振荡信号,同时也为数字电路中信息处理的正确进行提供精准的时钟。因此,锁相环一直是模拟集成电路设计和研究的重点,占有举足轻重的地位。它的性能指标:相位噪声、杂散、功耗、成本和调谐范围等是研究人员的主要关注点。在当前物联网兴起、消费类电子需求增大的背景下,锁相环面临着应用需求不同、复杂度高、噪声性能有待优化等问题。因此本文设计了一款专门应用于433 MHz语音芯片的锁相环。针对目标应用,设计的锁相环具有面积小、低相位噪声和低功耗等优点。本文首先介绍了锁相环的发展历程和分类,从集成电路设计公司发布的产品和国内外高校研究成果方面对研究现状做了综述。然后介绍了锁相环的工作原理、基本架构、主要模块和性能指标。接着论文从s域模型入手,分析各模块的噪声传递函数,从噪声源的产生和噪声传递函数方面讨论噪声抑制方法,并在Matlab中对各模块的噪声贡献进行了仿真验证。之后针对具体应用需求和设计性能指标,本文选择了采用PMOS进行交叉耦合的环形振荡器、带有MASH 1-1-1结构差分积分调制器的分频器、三态门鉴频鉴相器和电流转向型电荷泵等具体电路。论文分析了电路中存在的非理想特性和温度补偿问题,提出加入正温度系数电阻对电路进行温度补偿的方法。通过合理设计参数,完成对锁相环噪声、面积和功耗的折衷和优化。最后进行版图绘制,使用PEX提取寄生参数并对各模块及锁相环整体环路进行了后仿真。本文设计的锁相环在UMC 55nm工艺下实现,工作电压为1.2V,目标频点为433.92 MHz。最终的结果显示,锁相环的占用面积为0.041 mm2,功耗为4.7 mW,相位噪声为-102.58 dBc/Hz@1MHz,满足了设计要求。