随着生产工艺的进步和芯片规模不断扩大,芯片的测试难度逐步增大,传统的测试方法已经不能满足大规模集成电路的测试需求,可测性设计方法逐渐成为一种备受青睐的测试方法。通过在原有电路基础上增加测试电路实现测试,虽然增加了芯片面积,但是使得测试效率大幅提高,并且测试故障类型更加丰富,测试成本也在可控范围之内。扫描链测试作为可测性设计中的一种测试方法,其主要针对内部逻辑电路进行测试,通过替换寄存器为带有扫描功能的存储单元,使其能被测试信号所控制,进而产生测试向量,实现对各类故障的测试,本文以固定型故障和时延故障为主要研究对象。本文以CDMA模块为例,CDMA模块是基带芯片中的一个子模块,具有约为11万个寄存器,通过部分扫描链测试方法分析在满足一定测试覆盖率要求的情况下,如何使得CDMA模块产生高质量的测试向量。要实现这一目标,需要引入应用于测试的设计,主要包含时钟控制、复位控制、测试压缩及分层分区测试等,这些设计能增加测试效率,缩短测试时间,从而降低测试成本。接着通过DC工具实现扫描链插入,主要是通过配置脚本实现。其后利用Mentor公司的Tessent工具进行Stuck-at和Delay两种故障类型的自动测试向量生成并得到测试覆盖率信息,以及解决时钟和数据相关等DRC违例。由于CDMA模块属于HAP模块,需对其进行回溯操作,这样得到的测试向量信息才来自于顶层,才能正式应用于ATE设备。而后搭建时序仿真环境,读入SDF文件,借助VCS仿真工具将CDMA模块的测试向量分别进行HAP和RET level的时序仿真验证及ATE机台测试,以此提高测试向量的可信度,降低流片出错的风险。最终得到了CDMA模块的固定型故障的测试覆盖率为97.67%,产生了7674个测试向量;时延翻转故障的测试覆盖率为78.22%,产生了52353个测试向量,并且两种故障类型的测试向量都通过了时序仿真验证及ATE机台测试。