论文部分内容阅读
在数字电路中,二进制加法器是最基本的运算单元,亦是限制各种高性能计算电路与系统性能的关键模块。如今,随着加密运算等领域的快速发展,加法器的操作数位宽也越来越大,诸如RSA加密算法的操作数位宽已经达到了1024位（或2048位）,为了满足运算速度快、硬件面积小的设计要求,迫切需要高性能、大位宽的加法器结构。除ASIC之外,FPGA已经成为数字电路与系统的另一种重要实现形式。目前,国内外学者对FPGA长加法器的设计进行了大量的研究,提出了多种电路结构,但并没有充分考虑FPGA器件的特点。本文基于FPGA结构,对于加法操作数可达千位以上的进位产生电路、求和计算电路的设计展开研究,提出一种新型的高性能FPGA长加法器结构。主要的工作内容如下:针对FPGA中的快速进位链从下向上单向传输的硬件特性,结合查找表LUT的存储方式,本文提出了一种进位压缩结构。为了减少可编程互连线带来的影响,进位产生电路是基于进位选择方法,并采用进位压缩结构实现的。实验结果表明,该电路不仅提升了LUT的利用率,还缩短了关键路径,当操作数位宽越大,其性能优势越显著。在FPGA芯片中,由于每个可配置逻辑单元CLB周围的互连线数目有限,所以求和计算电路采用行波进位结构实现。电路不仅利用了FPGA中的快速进位链,而且各个模块之间不需要使用互连线进行信号传递。电路所需的进位输入信号（C1,C2,…,Cn）由进位产生电路生成。求和计算电路中各个模块像流水灯一样依次开始运算,大大改善了FPGA长加法器的性能。最后,对本文提出的FPGA长加法器结构进行了功能验证。总体而言,本文提出的FPGA长加法器结构不仅消耗的硬件资源较少,而且运算速度快。为了说明其性能优势,该长加法器与三种典型的长加法器（行波进位加法器,进位选择加法器以及改进型行波进位加法器）在不同的操作数位宽下（从200位到2000位）进行了性能对比,实验结果表明,本文提出的长加法器在大位宽下具有性能明显优势。当位宽为2000位时,电路结构的运算延时仅为11.414ns,仅仅是改进型RCA结构的三分之一,是CSA结构的五分之四,且占用的资源小于CSA结构。