在无线通信系统中,由于信息的传输会受到信道噪声的干扰,可能导致传输信息出现差错。因此,采取有效的技术来抵抗噪声带来的干扰是非常重要的,故而信道编译码应运而出。低密度奇偶校验卷积码（Low-density Parity-check Convolutional Codes,LDPC-CC）作为包含卷积特性的低密度奇偶校验（Low-density Parity-check,LDPC）码于1999年被提出,近年来由于其独特的编译码特性引发了很多学者的关注。本文将采用理论和仿真相结合的方式对LDPC-CC进行研究和改进,并最终完成对于本文提出的译码器的硬件设计与实现。本文首先研究了LDPC-CC的定义和特性,主要包括稀疏校验矩阵和Tanner图。然后,详细推导和分析了LDPC-CC的伴随式编码器和部分伴随式编码器,并以此引出了对于编码结尾的研究。最后,研究了尾比特对于在数据帧传输场景下的重要性,并对编码结尾进行了理论下的公式推导。在译码方面,本文首先研究了传统的流水线译码算法,并对该算法的计算复杂度、存储需求和译码初始时延上进行了推导和计算。基于此基础,文章对于不同的改进型译码思想进行了研究,包括按需变量节点激活（On-Demand Variable Node Activation,OVA）、中止规则和紧缩型流水线译码结构。研究发现,虽然这些译码算法相较于传统的译码算法均有所改进,但仍有进一步优化的空间。因此本文提出了一种改进的LDPC-CC译码器设计,基本的思想是基于紧缩型的译码结构,并在译码的每个处理器中加入合适的权重因子和中止规则。结果分析表明,提出的译码器在译码性能、计算复杂度和存储需求等译码指标上均优于传统的流水线译码器。除此之外,本文还在不同的迭代次数、码长、权重因子、编码结尾和译码算法上对LDPC-CC进行了误码率（Bit Error Rate,BER）的仿真和分析。论文在对译码器进行了详细的分析和研究之后,最后完成了对本文提出的LDPC-CC译码器的硬件设计及实现。首先,在Quartus II软件平台上,采用Verilog硬件描述语言（Hardware Description Language,HDL）对译码器模块进行自顶向下设计实现,其中主要模块包括中止规则模块、变量节点更新模块、校验节点更新模块和控制模块等。然后调用Modem Sim对设计的工程进行功能和时序仿真,并对提出译码器的硬件资源消耗进行了分析。最后,采用Power Play Early Power Estimator工具对设计的译码器在不同频率下完成了功耗的测试。