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随着4G通讯的普及,以及5G高速率大容量信息的交互时代的到来,对移动通信设备,如智能手机、平板电脑、可穿戴设备的信息传输准确性与可靠性提出了更高的要求。信道纠错码作为现代数字通信技术的核心,最大限度的保证了信息传输的可靠性。低密度校验(LDPC)码作为一种优秀的信道编码可以满足低误码率的需求。作为移动设备的最大优势就是其便携性,这就要求设备不仅具有较快的计算速度同时还要有较小的体积。SoC技术可以有效的缩小传统ASIC电路的体积。随着集成电路技术的发展以及SoC技术的完善,以前需要多个芯片来实现的功能现在可以由一个SoC系统实现。SoC是以嵌入式操作系统为软件核心,以IP核复用技术为硬件核心,将整个系统集成在一块芯片上,实现一个完整的电路。本文提出了一个SoC系统的构架和实现方案,选取免费的开源处理器OpenRISC 1200处理器作为核心,总线标准采取Wishbone总线结构,其他组成部件包括定时器、存储器RAM、指令和数据缓存以及仲裁器等,并且对设计的SoC进行了实现以及功能的验证。其次,用SystemVerilog搭建了层次化的验证平台,同时在验证平台当中增加了由MATLAB编写的LDPC译码器黄金参考模型,采取了随机测试与定向测试相结合的方案,测试了480个测试用例使定义的功能覆盖率达到了100%,从而验证了设计团队设计的LDPC译码器IP核。为LDPC译码器IP核设计了符合Wishbone总线规范的接口,并将其作为独立IP核添加到SoC系统中。然后,对添加了LDPC译码器IP核的SoC系统进行了验证。为了方便后续FPGA下载测试,验证过程中添加了波特率为9600的UART串口IP单元,通过串口读出LDPC译码结果。编写Perl脚本,对比读出结果与预期结果,结果显示每次读出的4608个LDPC译码数据与预期值完全相同。最后提出了FPGA快速验证流程,并且成功将整个SoC系统在型号为Altera Stratix II EP2S60F1020C3的FPGA上进行了移植。实际综合频率达到115MHZ,使用Combinational ALUTs为7594,Logic registers为3951,占用Block memory393/424(92.7%)。存储器占用达到92.7%是因为LDPC译码器需要大量的存储单元进行迭代计算。通过软件和硬件的验证,表明了将LDPC译码器作为独立IP应用到SoC系统中的方案切实可行有效。本论文主要贡献是提出了一个将信道编解码模块LDPC译码器作为独立IP应用到一个完整的SoC系统当中的方案,并且通过软硬件协同验证表明了方案是可行的。作者较好的解决了设计和硬件验证过程中出现的诸多技术难点,如Wishbone总线共享方式中各IP的协调性与优先级,SoC系统的FPGA移植验证,大量代码和模块的调试等。