尽管越来越多的信号处理模块转移到数字域实现,模数转数换(ADC)作为联系模拟世界与高效数字处理领域的纽带,是混合信号处理系统中不可或缺的组成模块。为了更高的集成度,对ADC与数字处理模块在同一主流CMOS工艺硅片上的物理实现有极大的需求。深亚微米工艺使得数字电路以更小的面积、更低的功耗和更高的处理频率实现,与工艺进步给数字电路带来利好的情境不同,短沟道器件低的本征增益和小的电源电压给模拟电路的设计提出了更高的挑战,为了满足系统精度和速度的要求不得不寻求新的系统方案和电路结构。流水线ADC由若干低精度子ADC级联而成,以基于运算放大器(OPAMP)的开关电容电路(SC)为核心,是实现高速高精度ADC的首选结构。本论文详细研究了短沟道CMOS工艺、低电源电压下流水线ADC设计存在的一些非理想因素和重难点,研究成果如下：1)研究了一种新型的4+4+4+3-bit流水线ADC,减小了信号处理时延；2)设计实现了采用嵌套式增益增强技术的运算放大器。通过精心设计主运放和辅助运放带宽的关系,保证运放大带宽的同时,获得了极高的增益,典型工艺角下前仿真证实运放的开环直流增益超过90dB,单位增益带宽达到4.75GHz,相位裕度为55°；3)基于运放共享技术,实现采样保持(S/H)电路和第一级相乘-数模转换器(MDAC)合并,取代专用的S/H运放,避免了采保运放功率消耗大、引入额外噪声的缺点；4)相邻两级多比特流水线子线运放共享,进一步降低芯片面积和功耗。基于Cadence IC61开发环境,在IBM0.13μm CMOS工艺下完成原型ADC中嵌套式增益增强运放、S/H和第一级MDAC合并(SMDAC)电路等关键模块的版图设计。后仿真结果显示：基于嵌套式增益增强运放的SMDAC电路满足12-bit100-MS/s ADC精度和速度的要求。