随着无线通信技术的不断发展,高速模数转换器(ADC)的设计与研究非常关键。综合考虑集成工艺与数字信号处理技术,高速中等精度(8位左右)的ADC多采用折叠内插结构来实现。折叠内插结构由于模拟预处理电路的存在,减少了电路面积和比较器的数目,成为了高速低功耗设计的首选。本文对折叠内插模数转换器进行了研究,设计了一个8位3.2GSPS高速ADC。本文首先介绍了ADC的基本工作原理与性能指标,从功耗、面积、精度、速度等角度出发,对折叠率、插值率、折叠放大器的数目进行了分配,最终确定了本文所需要设计的ADC系统结构。深入研究折叠内插ADC各个模块对系统最终性能的影响,详细分析了构成折叠内插ADC各个模块的设计重点,比较了多种实现方法的优缺点。在此基础上,最终确定了本文所需要设计的ADC的电路结构。本文采用差分自举型开关作为前级的采样保持电路,为提高采样保持电路的速度与精度,提出了全新的dummy管设计方法。利用低踢回噪声比较器,去除了传统结构设计中的缓冲级,大大降低了系统的功耗。为降低高倍折叠带来的系统信噪比的恶化,本文采用级联与并联相混合的折叠结构。梅比斯环内插电阻提高了电路的线性度。高位自校正编码技术的应用大大降低了编码电路的复杂度,提高了转换的精度。采用65nm CMOS工艺,对折叠内插模数转换器进行了晶体管级设计,完成电路的版图设计及电路后仿真。仿真结果表明本文所设计的ADC在3.2GSPS采样速率下,输入200MHz正弦信号,系统的有效位数(ENOB)为7.28位,差分非线性约为0.8LSB,积分非线性约为1.2LSB,功耗为80mW,满足了设计要求。