随着通信技术的发展,频率合成器在电路技术中的使用越来越广泛。低相位噪声、高纯频谱、高输出频段的频率合成器已经成为频率合成发展的主要趋势。频率合成器是现代通讯技术的重要组成部分,广泛应用于通讯、雷达、精密仪器、高速计算机和导航系统中。整数频率合成器输出信号的频率是参考信号频率的整数倍,环路的频率分辨率为参考频率。为了精确控制输出信号的频率,需要采用频率很低的参考信号,这就要求环路的带宽比较窄。窄的环路带宽使得整数频率合成器的环路锁定时间比较长,对VCO相位噪声的抑制性差,易受噪声干扰。分数频率合成器克服整数频率合成器的频率分辨步长和相位检测器工作频率设置之间的矛盾,可以在使用高频率的参考信号的同时获得高精度的输出信号频率,放松了对滤波器带宽的限制,但同时又引入了频率的分数噪声问题。Δ-Σ噪声频谱搬移技术是随着数字处理技术而发展起来的较先进的方法。其原理是利用对分频比实施Δ-Σ调制的方法以使分数分频的相位噪声频谱向高频搬移,从而能更有效地被环路滤波器滤除。这种方法可以较稳定和有效地抑制分数噪声。同时Δ-Σ纯数字鉴频器是一种很有潜力的结构。它的工作原理和1bit模数转换器非常类似,只比较待检测相位是超前还是落后于参考相位,而检测的精确度是通过提高取样频率来保证的,从而使模拟参数对检测精度的影响降到了最低限度,由于这种电路结构简单并彻底解决了分数噪声的问题,用这种结构有可能得到高性能的频率合成器。并且绝大多数信号处理是数字化的,易于集成,还具有极大的灵活性。因此这种频率合成器不仅可用于那些高新系统中,还具有取代绝大多数常规频率合成器的潜力。本论文主要是对基于Δ-Σ鉴频器的分数数字频率合成器进行分析和研究。首先对频率合成器进行概要介绍,阐述基于Δ-Σ鉴频器的分数数字频率合成器的背景和研究意义。接下来介绍了传统的分数频率合成器的构成和基本原理,并分析了产生分数噪声的原因。重点介绍基于Δ-Σ鉴频器的分数数字频率合成器的技术原理,设计出这种频率合成器的结构图,并分析了其抑制分数噪声的原因。最后给出了基于Δ-Σ鉴频器的分数数字频率合成器的FPGA设计,并通过仿真和硬件平台实验的方法对其性能进行分析和对比。