随着超大规模集成电路(VLSI)技术的发展，CMOS技术进入纳米级别，一个芯片上集成的组件越来越多，片上网络(Network-on-Chip NoC)架构因能解决复杂多模块之间通信问题而逐渐被人们作为取代传统基于互联线点对点通信架构。但随之也带了一些新挑战，其中功率消耗问题是今年越来越热的研究课题。　　 本文研究了片上网络低功耗设计方法，并且充分利用平台设计的思想，在COSI-OCC平台上实现了整个功率优化流程，大大缩短了片上网络设计，综合和验证的时间。　　 片上网络架构中功率消耗主要分为两个部分：互联线上功耗和路由器上的功耗。本文首先在COS-OCC平台上实现整个片上网络设计流程，包括布图规划，映射，综合三个过程，其中拓扑采用mesh结构。然后我们在布图规划和布局设计之后，采用增量式方法对片上网络关键路径上的互联线线长进行优化，在满足芯片性能基础上对芯片上的路由器进行合并，以此来降低片上功率消耗，同时将这两个优化过程集成到平台上，迭代的对功耗进行优化，获得最优的功耗优化结果。　　 一方面，本文充分利用COSI平台前期布局的结果，并考虑路由器大小对芯片布局结果的影响，对整个布局采用TCG布图表示法表示，然后提出了基于混合整数线性规划算法的以功耗和面积为优化目标的低功耗优化方法，在布局后阶段对关键路径上路由器位置进行移动调整来降低通信互联线长度，从而降低互联线上功耗。　　 另一方面，在满足带宽和时延限制的条件下，我们知道通过增加路由器的输入输出端口数比增加路由器个数对降低路由器上功耗更有帮助。受到此启发，考虑可以通过对初期对布局进行增量式调整之后，在满足带宽和时延限制的前提下，尝试对芯片内路由器进行合并，通过减少路由器个数来降低片上网络中路由器的总功耗。　　 最后我们通过迭代执行上面两个优化过程，获得功耗最优解。实验结果表明在增加了6.2％的通信时延和0.11％芯片面积情况下，我们获得20.7％的功率优化结果。