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随着集成电路工艺的不断进步与晶体管尺寸的不断减小,给后端物理设计带来了严峻的挑战。首先,更小的特征尺寸使工程师在单位面积的芯片上集成更多的晶体管,而小尺寸的晶体管却有着更大的漏电功耗。这让功耗问题的重要性日益提高。同时,工艺的进步令互连金属的结构发生改变,使得互连延时成为影响时序收敛的重要因素。尤其是芯片顶层的长距离总线互连,出现时序违反时后期难以修复。本文在28纳米工艺下,基于实际工程项目,从DMA部件的物理设计出发,为了降低功耗与互连延时,针对功耗与互连问题展开研究。首先,完成了DMA模块的物理设计,包括具体的布局布线的流程与静态时序分析情况以及ICE的功耗优化与时序修复流程,研究了该工艺下DRC所遇到的问题与解决方法并最终流片成功。之后在此基础上,对功耗的组成与来源进行分析,通过对模块面积的多次调整,观察不同面积条件下工具在完成自动布局布线后模块的时序与功耗情况,找出DMA模块最合适的面积。之后再对时钟单元的倍数进行优化。测试发现工具的自动优化会极大的增加时钟的延时与偏差,本文通过PrimeTime中的单元替换功能找出当前工艺下保持时钟延时基本一致的单元替换方案,使用脚本对DMA模块的时钟单元倍数进行了优化。经过调整测试,对于此DMA模块最合适的面积为750X850um~2;经过时钟单元的替换,降低了约80%时钟单元的倍数,减少了22%的时钟反相器功耗。最终,与经过标准流程优化的结果相比,在ML与TC两个corner下模块总功耗分别降低了8.6%与10.1%。对于互连问题,分析了互连延时与串扰延时的来源与优化方法,采用交错插入的方式对中继器位置进行优化,通过脚本预布局的方式对全局总线的互连延时进行优化。并通过对不同倍数中继器、不同中继器插入间距进行测试,找出当前工艺下能令互连延时最小的插入方案。本文完成了预布局脚本,根据插入方案测试结果使用13倍反相器以400微米的插入间距对多核DSP芯片中Core7至L3路径的互连进行优化。与工具自动优化相比,最终降低了66%的互连延时与70%的串扰延时。