随着集成电路(IC)设计和工艺的不断发展,人们已经可以把复杂的电子系统集成到一个芯片上,这就是所谓的片上系统(System on Chip,SoC)。而总线作为SoC系统的一部分,它负责整个系统的信息交互、数据传输和传输控制等重要功能。一种设计规范、功能正确的总线不仅能够保证系统能够正常、稳定的运行,而且还能大大提升的整体的性能,这使得总线的设计与建模变得越来越重要。SoC的设计过程应该是一个软件、硬件协同设计的过程,而传统的以寄存器传输级(RTL)建模为基础的设计方法,只有在全部的硬件设计完成后才能进行软件的测试和系统的集成,这大大的降低了开发的效率,延长了产品面市的时间,从而减小了产品的市场竞争力。SoClib是由法国TIMA Lab提供的电子系统级(Electronic System Level,ESL)硬件设计仿真平台。本论文详细介绍了在SoClib上对具有自主知识产权的CLB总线的设计。总结了基于CLB总线事务级建模(Transaction Level Modeling, TLM)的一套方法。CLB总线是具有自主知识产权的、32位RISC嵌入式CPU--C*Core的SoC平台中使用的层次化片上总线。本文采用面向对象的设计技术,使用SystemC语言设计实现了CLB总线的周期精确的事务级建模。为了增强所建立CLB总线IP模型的复用性,本文对其进行了标准的VCI协议的封装,以使本IP模型可以应用到不同的SoC系统中。最后,本文将所建立的CLB总线的事务级IP模型与SoCLib中提供的一些硬件模型搭建成一个完整的SoC系统,进行仿真测试和验证。实验结果证明本论文给出的CLB总线的事务级模型的正确性;并且实验结果显示本论文设计的CLB总线的事务级模型与传统的RTL级模型相比,可以明显的提高仿真速度,从而提高软、硬件协同开发验证的效率;同时由于对本模型进行了VCI协议的封装,进而增加了所设计IP模块的复用性。