在过去的50年里，为了满足消费者对低成本、高性能以及多功能集成电路的需求，集成电路技术飞速发展。工艺技术的进步一直是推动半导体工业发展的动力。缩放技术减少了电路器件的延时，提高了集成电路的工作频率、晶体管数量和集成密度。但是性能和功能的提高，是以设计复杂程度和功耗的提高为代价的。功耗过高会引起一系列降低芯片可靠性，提高芯片成本的问题。认识功耗的产生、分布以及如何降低功耗是目前集成电路设计者面临的重要问题。 本文主要研究在深亚微米工艺下，应用Synopsys公司的自动布局布线工具Astro，在芯片的物理设计过程中降低功耗的设计方法。物理设计即版图设计，是在遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束的前提下，将网表转化为精确的物理版图的过程。明确功耗的分类和来源，以及物理设计中各步骤和约束参数设置对于功耗的影响，是后端物理设计中实现低功耗设计的基础。本文以北京市嵌入式系统实验室多款应用于不同领域的实际芯片设计经验为基础，总结摸索了一些物理设计中降低功耗的方法和设想：如何实现低功耗的时钟树综合；如何降低芯片的短路功耗；如何应用低功耗的标准单元来实现设计降低功耗等。并将这些设计方法单独应用到芯片BTV2040S03的优化设计中。通过具体的物理设计和功耗估计，验证了这些设计方法的可行性和具体效果。这些低功耗设计方法的研究及其应用，丰富了后端设计方法，有利于实验室后端设计能力的拓展和设计流程的完善，提高芯片的市场竞争力。