论文部分内容阅读
为了满足电力电子中马达及电能变频控制SoC芯片集成三相脉冲宽度调制(PWM)信号发生器的需求,本设计为SoC设计者提供了基于ASIC设计的三相PWM IP核。本文介绍了基于APB总线的通用PWM核全流程设计与实现,包括PWM核的前端RTL级设计、逻辑综合、可测性设计、物理设计以及对整个IP核的验证。首先,作者介绍了AMBA2.0 APB总线规范,在此基础上提出了PWM核的构架与算法,实现了功能定义和模块划分,提出了PWM核中关键模块的设计,包括：周期计数模块、时移计数模块、死区插入模块以及中断产生模块,同时介绍了PWM核的应用方式。接着,阐述了PWM核逻辑综合和可测性设计的步骤、关键技术以及分析结果。然后,介绍了PWM核的物理设计,主要包括：布局规划、布局、时钟树综合及布线,并给出了相应的步骤、实现方法及结果分析。最后,给出了PWM核的验证结果,包括：功能仿真、时序仿真、静态时序分析以及形式验证。通过验证表明所设计的PWM核完全满足设计规范的要求,并最终实现了时序收敛。本设计采用自顶向下的设计方法,其实现是基于Synopsys公司提供的全系列ASIC设计工具,采用Verilog硬件描述语言实现了PWM核RTL级的描述,使用Design Compiler完成逻辑综合,采用DFT Compier进行可测性设计,使用ICCompiler进行物理设计,运用VCS工具及其提供的VIP进行逻辑功能与时序的仿真验证,采用PrimeTime进行静态时序分析,运用Formality完成形式验证。文章的主要贡献在于提供了一个完整的PWM核的全流程设计方案,解决了PWM核全流程设计中涉及到诸多技术难点,如：时移计数模块的RTL级设计；死区模块的插入算法设计；PWM硬核的布局规划等。本款PWM核除了应用于三相控制之外,还可以通过合理地修改或寄存器配置用于单相控制,并且可通过Building Blocks方法构建任意路PWM信号发生器,体现出核应用的灵活性及高度的可配置性等特点。本设计的目的是为设计者提供功能满足要求、加快设计进度、运行性能卓越的PWM软核、固核及硬核。