ADC作为信号在模拟域与数字域之间传递的桥梁,一直以来都是集成电路发展的焦点。SAR ADC作为一种典型转换器结构在中速、中高精度以及低功耗领域一直有着极其重要的地位。并且,SAR ADC得益于其内部含有大量数字电路模块,因此半导体制程的发展对于其性能的提升是跨越式的,并且SAR ADC兼容性强,极易作为混合结构ADC的基础单元。本文基于中速、低功耗SAR ADC设计方法,设计了一款5MS/s 12-bit SAR ADC,且具备精度可调功能。SAR logic在“Vcm-based switching”logic的基础上进行时序优化,通过长度可调的环形D触发器链来实现精度调整功能,即产生不同占空比的采样时钟信号,并且复用时序电路完成CDAC（Capacitive digital-toanalog converter）对于Vcm电压的驱动。同时,变更采样信号的输入方式,使输入信号从CDAC上极板输入,以此简化CDAC下极板驱动电路的规模,并优化了开关尺寸。比较器在双尾流动态比较器的基础上采用共源共栅结构作为预防大级的差分输入对管以降低系统噪声与失调,并且采用MOS管来完成预防放大级与锁存级之间的耦合以减小回调噪声对输入的影响。同时,分别调整预放大级与锁存级的尾电流管尺寸,使比较器能在失调与速度之间有良好的折衷,并能工作在较低工作电压。CDAC采用两段式二进制加权电容阵列,使其在不增加CDAC驱动电路规模的前提下,线性度、面积以及功耗都有较好的表现。采样开关采用预充电栅压自举开关,完成了对输入信号的满摆幅输出,并且仅使用较小的自举电容便保证了较好的传输线性度。CDAC的版图采用共质心的方式进行布局设计,使得CDAC具有良好的匹配性。比较器输入对管的版图布局采用中心对称的方式,以降低比较器的失调电压以及输入寄生电容。最终,本课题实现预初设计目标,经仿真验证,所设计SAR ADC能兼容1.65-5V的电源电压范围,实现6～12bit的精度调整,并且在27℃、tt工艺角下能达到SNDR=71.4617d B、THD=-80.3953d B以及ENOB=11.57。