随着信息技术的飞速发展,信息安全技术变得日益重要。同时各个领域对信息安全技术的要求越来越高,目前应用的DES算法和AES算法的安全强度已经不能满足新的应用需求,因此迫切需要一种新的安全算法来满足设计要求。从2007年起,美国NIST开始新一轮的安全Hash函数SHA3算法的征集,新的SHA3算法对迭代结构和压缩函数进行了改进,使得SHA3算法的安全度更高。然而随着信息安全芯片不断应用在手持设备和微型设备上,功耗越来越成为制约芯片发展的瓶颈,如何降低芯片系统功耗成为芯片发展应用至关重要的难题。本文针对SHA3函数的候选算法BLAKE算法,为了使SHA3算法快速执行,电路设计上采用硬件加速的方式,将SHA3模块加到特殊处理器(ASIP)中,而为了降低系统的功耗,后端设计上采用了门控时钟技术、多阈值电压技术、多电压域技术以及电源门控技术等。首先,本文分析了芯片功耗的来源,针对动态功耗和静态功耗的影响因素,讨论了前端设计和后端设计时降低动态功耗和静态功耗的可行性方案。其次,本文对硬件加速的ASIP芯片进行了结构划分,并进行了整个低功耗后端设计。本次设计为了降低芯片工作的功耗,在后端设计上采用了以前未采用过的多电压域技术和电源门控技术。由于这两种技术对电源网络的要求更高,所以在后端设计时会更加复杂。整个低功耗后端设计过程采用新思科技公司提供的低功耗设计流程以及整个工具链。在具体实现时,本文首先根据芯片低功耗设计的要求,详细介绍需要添加的特殊单元。其次根据电路结构的划分,撰写UPF文件,对各个电压域中的电源网络以及特殊单元的应用进行指定。最后进行Design Compiler综合,IC Compiler后端布局布线,并对芯片的时序和功耗进行分析对比。最后,本文对多电压域设计和电源门控技术进行了总结。并以电源门控技术为基础,讨论了动态电压频率调节技术和自适应电压频率调节技术,并对两种技术的具体实现进行了总体结构设计,并以此提出了下一步研究工作的方向以及具体内容。