FPGA因具备丰富的可编程资源而广泛使用于集成电路设计和异构计算领域,随着芯片设计技术的发展,其设计规模和复杂程度逐渐增加,同时也增大了验证工作的难度。需求验证和设计验证对基于FPGA的数字系统而言具有至关重要的作用,尽早对电路设计进行全面验证可以发现更多设计存在的问题和缺陷,达到缩短开发周期和提高验证效率的目的。现有的验证方法更多关注于设计验证,而忽视了对于需求的一致性验证。本文根据需求验证和设计验证工作的特点,设计并实现了模型驱动的Verilog HDL建模与生成工具。本文首先对FPGA验证的研究现状进行分析,并对一部分现有的验证工具进行简单的对比介绍。然后针对Verilog HDL建模与生成工具的实际需求进行了详细的分析,并在此基础上对工具进行设计并实现。工具包括基于Verilog HDL代码逻辑表格化显示、语法审查和代码生成、基于表格的模型建立与验证三大核心功能。在实现工具的过程中,使用代码匹配技术对源代码和目标代码进行匹配,并对其中使用的余弦相似度计算方法进行改进。为了保证工具开发的可靠性,使用软件测试的知识对工具进行详细的测试,并设计三组不同类型的样本数据对本文开发工具的验证能力进行检验。本文设计的Verilog HDL建模与生成工具致力于在FPGA开发的需求分析阶段加入验证工作,在设计初期发现需求中存在的问题和设计性缺陷,从而达到缩短验证周期的目的。通过实验数据,验证了本文所设计的工具具备在开发阶段早期发现潜在问题的能力。同时,使用状态迁移表格显示Verilog HDL代码逻辑和状态的迁移,为基于FPGA需求验证和设计验证的研究提供了新思路。