随着集成电路制造技术的提高,集成电路的规模越来越大,可以在单一芯片上实现原来由多个芯片才能完成的复杂系统,这就是单芯片系统(System-on-a-Chip, SOC)。单芯片系统采用IP核复用的设计方法,将整个系统映射到单个芯片上,它的产生加快了产品开发速度,缩小体积、提高系统的性能,得到了广泛的应用。然而随着SOC内IP核数目的增多,对IP核的测试访问也变得越发困难,这给SOC测试带来了巨大挑战。本文在IEEE 1500标准的基础上,对SOC测试结构进行了研究和实现。本文首先介绍了SOC可测性设计技术,深入研究了IEEE1500标准和测试调度算法,设计并实现了SOC测试演示平台。测试平台包括硬件部分和软件部分,硬件部分采用上位机+接口电路+FPGA的结构方式,在FPGA内搭建符合IEEE1500标准的可测性被测电路,并设计测试调度控制器解析上层控制指令,产生IEEE1500标准规定的控制信号,完成对IP核的测试。软件部分主要是通过上位机产生测试向量和上层控制指令,控制对被测电路的故障检测。本文设计的测试平台通过测试调度算法合理分配测试总线和测试顺序,实现多个IP核的并行测试,提高测试效率。经过功能和技术指标测试,本文设计的SOC测试实验平台工作稳定,性能可靠,直观模拟演示整个SOC测试过程,有很好的应用研究价值。