锁相环(PLL)和延时锁相环(DLL)是现代电子设备中最重要的组成部分之一，通常被用于时序电路和时钟产生电路中。延时锁相环与锁相环相比，具有更好的稳定性，更小的时钟抖动等特点。由于超大规模集成电路和高速信号处理对高性能片内时钟的需求越来越大，本文设计了一款用于时钟倍频的延时锁相环电路。本文首先介绍了PLL和DLL的基本原理和结构，对传统的DLL建模并做了交流小信号分析，总结了DLL在宽频工作范围内无法锁定或谐波锁定、抖动特性变差等问题产生的原因并提出了解决办法。然后，进行了电路级的设计，设计了一种带起始控制功能的鉴相器，它可以在DLL开始工作时将压控延时单元的延时值设为最小，避免了误锁定和谐波锁定的问题；在采用高性能电荷泵结构基础上引入了粗调电路，减小了DLL的锁定时间；采用差分输入输出的压控延时单元，优化了时钟抖动特性；设计了一种利用DLL多相位输出时钟的高速倍频电路，并在倍频电路后加入了占空比调节电路，用来调节高频时钟的占空比；最后对整体电路进行了corner仿真和Monte Carlo仿真来验证设计的合理性。本文的设计使用0.18μm CMOS(Complementary Metal Oxide Semiconductor)工艺，对在对整体电路进行仿真后，使用Cadence virtuoso Layout XL工具进行了版图的绘制，在绘制版图过程中首先进行了合理的模块化布局再进行各子模块的版图绘制。考虑到寄生因素的影响，对绘制的版图进行了寄生参数的提取，并进行了后仿真。基于DLL时钟产生器能产生参考时钟的倍频输出，采用X2,X4,X8CMOS0.18um1P4M工艺，电源电压为1.8V，整体版图面积为300X24um~2，占空比误差小于2%，时钟抖动小于12ps@800MHz，功耗约为5mW。