ADC(Analog-to-Digital Converter)作为外部模拟世界与电子系统的接口,其集成度与复杂度正随着系统对精度和速度要求的不断提高而提高。面临工艺尺寸不断缩小以及电源电压不断降低的形式,如何在保证ADC性能的同时降低其功耗,减小各种非理想因素对数据转换所造成的不良影响就成为ADC设计的主要课题之一。流水线型ADC是当前高速、高位ADC的主流结构,在其系统级设计阶段就将功耗规划以及非理想效应的规避等问题纳入考虑范畴是整个系统设计的关键一环。基于此,本文重点考察高速、高位流水线ADC中的各种非理想因素,分析、量化其对ADC性能造成的影响,并给出相应的改进方法;以功耗和系统信噪比作为重要考察参数,通过分析比较选定14位高性能流水线ADC的系统架构。文中首先分析了SHA(Sample and Hold Amplifier)和MDAC(Multiplier DAC)中对后续电路设计有重要影响的系统层面的因素,完成对整个ADC的设计指标分解。根据SHA采样阶段的开关电容电路特性、保持阶段的运算放大器的建立特性等得出SHA的主要参考设计指标;考察MDAC的建立特性,包括稳态建立误差和动态建立时间两个方面,得出MDAC中运放的指标要求。其次,以功耗和噪声容限为主要着眼点寻求流水线ADC架构的优化。给出确定流水线ADC的流水级数、单级精度以及首级精度的原则,并据此在多种组合中选定优化的ADC架构;在满足一定的噪声容限的条件下,设定每个流水级中采样电容的值,使得满足MDAC中运放的负载电容和功耗要求。最后,给出了14bit、100MSample/s流水线ADC的架构优化实例。本文的工作主要基于数学模型描述以及MATLAB工具实现。在非理想效应的分析中用到了Simulink工具,用以验证模型,分析各种效应对输出信号频谱的影响并判断其对性能衰减的幅度;在架构的优化选择中,对各种待选组合所对应的公式描述使用MATLAB语言进行建模。对上述模型进行仿真验证,得到的一些主要结论如下:流水级数越多,功耗相对减小;首级精度较高时,后级所需要的采样电容越小,后级的功耗越小;缩减因子为0.5左右时,系统功耗比较优化;在满足噪声容限的条件下,后级功耗的减小量要大于首级功耗的增加量才能达到减小系统功耗的目的。