锁相环电路被广泛应用于商业和空间部署电子系统中,在微处理器的时钟产生、数据时钟恢复、频率合成等领域发挥了重要作用。工作在辐射环境中的锁相环会受到由单粒子效应引起的瞬时扰动,从而产生各种电路级和系统级的影响。工艺尺寸的不断缩小会使得这样的影响越来越严重,随着我国航天事业的进步,在先进工艺下实现抗辐射锁相环有极大的意义。本文基于28nm CMOS工艺实现了一款高性能的抗辐射锁相环。本文选取了兼顾低噪声和抗单粒子瞬态扰动（Single Event Transient,SET）性能的环路参数,并设计了电路。同时建立了先进工艺下的SET电流源模型,详细地分析了锁相环各子模块的SET响应。基于SET响应指标,确定了电路级的敏感节点,并且分析了影响节点敏感性的因素。最终选取了合适的加固手段对敏感节点进行了加固:改进了滤波器的结构以增强电荷泵对SET效应的抵抗能力,改进了VCO中的偏置电路并加入冗余设计,加大了VCO延迟单元里晶体管的尺寸,采用了三模冗余的DIV结构。与未加固的锁相环相比,本文设计的抗辐射锁相环有着更好的抗SET性能:控制电压的波动减少了91%、锁相环恢复时间缩短了69%、输出的最大相位差减小了93%。在掌握抗辐射版高速电路图绘制技巧及注意事项基础上,完成了抗辐射锁相环的版图绘制。在不同的PVT条件下进行了后仿真模拟验证,最后流片验证了设计的锁相环的常规性能。后仿真及流片的测试结果均验证了本文设计的抗辐射PLL能够稳定地输出300 MHz-1.8 GHz的时钟信号,同时SET模拟实验证明了设计的PLL在受到高能粒子轰击时不会出现严重失锁。