测试在集成电路的设计、生产和制造过程中都扮演着十分重要的作用。对于组合逻辑电路,需要对其内部各条通路上的时延进行测试,判断电路是否满足时序要求。然而随着电路规模的不断增大,电路中通路的数量也急剧增长,难以对全部通路进行时延测试,需要在电路所有通路中选择出延迟最大的关键通路,通过检测关键通路的延时情况对电路时序状态给出评价。然而随着集成电路特征尺寸的降低和电路结构的日益复杂,退化效应对电路的影响越来越大。退化效应对电路内各门单元器件的时延情况产生影响,从而影响电路中每条通路上的时延,进而造成在电路生命周期中的不同时刻存在不同的关键通路。因此本文重点分析退化效应对组合电路时序造成的影响,根据电路延迟的变化情况,自适应的选择合适的关键通路进行时延测试,从而提高关键通路选择的准确性和时延测试的有效性。本文将组合电路退化行为与时延测试通路进行结合,解决了在退化效应影响下的时延测试通路的搜寻问题。从典型退化效应机理研究出发,在分析组合电路内基本门单元的退化行为的基础上,研究门单元内退化与时延变化的关系,建立电路内门单元时延变化与退化效应的关系。以此为基础,利用拓扑图思想对电路结构进行建模,获取电路内各器件单元的互联关系,进而建立组合电路测试通路选择问题的数学模型。在获取的时延信息、老化时延信息以及互联信息的基础上,采取贪婪算法中的深度优先搜索算法完成对电路关键通路的搜索工作,验证了在电路生命周期内,关键通路会由于退化效应的影响而发生变化。为了解决深度优先搜索算法在大规模电路测试通路选择中搜索效率低、速度慢的问题,本文利用蚁群算法,在尽可能保证通路搜索准确率的条件下提高关键通路的搜索效率。实验结果表明,两种算法都能够完成退化效应下组合电路时延测试的关键通路搜索,并且蚁群优化算法在一定程度上,提高了在考虑退化效应下的关键通路搜寻的效率。