模数转换器(ADC)作为数字信号处理系统的前端核心器件,是连接模拟世界与数字世界的桥梁。随着无线通信技术以及CMOS工艺技术的推进,ADC也朝着高速、高精度的方向发展。在众多的ADC结构中,流水线结构因在速度、精度、面积以及功耗之间有着较好的折衷,因而成为目前高速高精度ADC研究的主流架构。本文采用40nm CMOS工艺,设计了一款12位高速流水线ADC。论文在介绍流水线ADC的基本工作原理及相应工作时序的基础上,对影响高速高精度ADC的各种非理想因素进行深入的讨论。基于上述理论的分析,本文的12位高速流水线ADC系统采用SHA-less架构,流水级转换采用2+3+3+3+3的组合方式,采样电容采用了逐级缩减技术。为了减小比较器失调等非理想因素的影响,每个流水级转换电路都采用了数字冗余技术。由于小尺寸工艺节点以及低电源电压对高增益宽带宽运放的限制,本文仅采用两级密勒补偿运放来保证高速流水线ADC对运放带宽的需求。对于运放增益不足以及电容失配等因素造成的级间增益误差,通过在数字域测量误差大小,并设计了一个可编程的反馈电容电路来校准该增益误差。仿真结果表明,本文所设计的12位高速流水线ADC在1.1V电源电压下,可以输入的最大差分电压为1.4V。在300MHz采样频率下,可以获得10.74 bit的ENOB,70.83 dB的SFDR。电路的整体功耗约为104mW,核心面积约为0.18mm~2。