FFT IP核设计及其可测性设计的研究

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随着集成电路技术的发展,电路的集成度和复杂度越来越大,随之带来诸如测试等一系列问题。可测性设计是指在电路设计的同时考虑测试问题,已成为集成电路设计重要的组成部分。本文设计了基2 DIT-FFT算法的IP软核,选择顺序处理的方式作为IP核的设计结构,并在设计之中对部分电路进行了可测性设计。采用自顶向下的设计方法对整个FFT IP核进行模块划分,用VHDL硬件描述语言对各个模块编程,并在QuartusⅡ软件环境下进行综合仿真,通过设计结果和Matlab计算的理论结果比较基本相符,验证了设计的正确性。在设计的过程中,以八位行波进位加法器为例,详细研究组合电路内建自测试设计的原理,结果表明该方法对电路测试快速有效。
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