随着大数据时代的来临,互联网信息量迅速增长,要求通信网络向着高速和大容量的方向发展。受传输带宽和功耗等限制,传统的电互联技术已无法满足高性能芯片的发展需求,而在Si平台上的集成光互连被认为是解决这一问题的有效途径之一。作为光电集成的核心器件,Si基GaAs异质外延激光器可充分结合两种材料的优势,不仅能与CMOS集成电路较好的兼容,还具有良好的发光性能,在高宽带光互连领域应用广泛。但由于Si和GaAs的晶格常数不同,在外延生长的过程中会产生高密度的穿透位错,这会对后续制备激光器的性能产生恶劣影响。量子点作为一种三维应力结构,对穿透位错具有较强的抑制作用,通过本项目组之前的报道,在GaAs/Si外延生长时插入InAs/GaAs量子点位错阻挡层可以有效抑制穿透位错的传播,从而可以降低外延层中的位错密度。但由于目前对量子点位错阻挡的理论研究不足,导致我们依然无法在实验前预测所设计结构的具体阻挡效果,位错阻挡效果不佳的情况还是无法规避。基于上述问题,本文以InAs量子点对GaAs/Si异质外延中60°位错阻挡研究立题,通过有限元方法对量子点位错阻挡系统进行了模拟,提出了单层量子点以及多层量子点的位错阻挡能力评估方法,从而指导实验中量子点位错阻挡结构的优化和设计。具体创新性成果如下:（1）讨论了 GaAs盖层厚度和InAs量子点基底宽度对位错阻挡的影响。计算发现二者的提高都对位错阻挡产生积极作用:一方面,随着盖层厚度从5 nm提升到9.2 nm,单个量子点有效阻挡区域占比（单个量子点可阻挡位错区域的面积与量子点基底总面积之比）将从81%提高到96.04%;另一方面,随着基底宽度从8 nm增加到26 nm,单个量子点有效阻挡区域占比将从60.06%提高到88.07%。（2）提出了评估单层InAs/GaAs量子点和多层InAs/GaAs量子点位错阻挡能力的方法。对于密度为1011cm-2,高度4nm,盖层厚度为5 nm的单层量子点来说,随着基底宽度由8 nm增加到26 nm,单层量子点有效阻挡区域占比（该层量子点可阻挡位错区域的面积与该层总面积之比）由3.02%增加到46.76%;当盖层厚度为38nm,量子点高度为2.5 nm,基底宽度为26 nm,密度为5×1010 cm-2时,3层量子点的位错阻挡率（被量子点阻挡的位错数量与位错总数量之比）为60.3%,5层量子点的位错阻挡率为78.54%。