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三维集成电路(3D-IC)由于克服了纳米级工艺下二维集成电路设计的瓶颈,通常被认为是延续和超越摩尔定律最具前景的技术之一,硅通孔(TSV)作为其核心技术,能够大幅缩短堆叠层芯片之间的互连线长度,有效降低功耗并提高芯片性能。然而,受限于当前TSV的制造与封装技术,芯片中的TSV可能存在开路失效或短路失效等可靠性问题,这将导致3D-IC良品率的下降,带来巨大的成本开销。本课题研究主要关注3D-IC中TSV失效带来的可靠性问题,分别针对信号TSV和时钟TSV失效展开相关的容错电路设计与实现工作,以确保TSV的高可靠性。本文主要工作及研究成果包括:1.评估出拥有不同TSV数量的3D-IC中TSV的失效概率。基于HRI、IMEC和IBM等半导体厂商提供的芯片制造和封装过程中出现单个TSV失效的经验数据,利用Matlab工具按照二项分布公式统计出3D-IC中TSV的失效概率,以加深本课题的研究意义。2.改进了双TSV增强型电路结构。为解决信号TSV短路失效带来的可靠性问题,相关文献提出了双TSV增强型容错电路结构,但该电路在TSV短路时存在泄漏功耗过大问题,为解该问题,本文采用了切断泄漏电流通路的方法进行了电路改进,Hspice模拟结果表明,改进后的双TSV容错电路的功耗至少降低了30.8%。3.为提高信号TSV链式容错结构的修复率,设计了一种可扩展的TSV链式单/双容错电路结构。该容错结构不仅可以修复TSV链中单个信号TSV失效,而且可以修复两个信号TSV同时失效,模拟结果证明该电路功能正确,确保了3D-IC中信号TSV的高可靠性。4.针对时钟TSV容错结构(2-TFU)存在时钟偏差问题,提出了一种快速的三维时钟偏差补偿方案并进行了电路设计与实现,设计出一种高精度的三维时钟偏差补偿电路(3D CSCC),模拟结果证明该电路中鉴相器的精度最高可达6.86ps,延时调节步进可以控制在1.4ps~4.2ps范围内。5.对采用三维时钟偏差补偿电路的2-TFU结构进行实验模拟分析与验证,在40nm CMOS工艺下,对该三维时钟偏差补偿方案进行模拟验证,模拟结果表明,时钟偏差获得了33.4%的改善,与相关文献相比,TSV间距设置可以从100μm扩展至300μm,从而大幅提高了芯片中容错TSV的覆盖率。