随着芯片面积的缩小、运算速率的提高和通信带宽的增加,日益突出的功耗问题逐渐成为制约NoC发展的关键因素之一。NoC的功耗主要来自于路由单元功耗和网络互联功耗,因此设计出低功耗路由单元对降低NoC功耗有着重要的现实意义。本文的主要工作是研究片上网络路由单元的可配置设计思想和低功耗设计技术,并在Synopsys公司的EDA环境下使用Verilog HDL语言设计出适用于2D Mesh、Torus、Fat-Tree和Butterfly Fat-Tree等网络的虚通道数目和缓存深度均可配置的低功耗路由单元,最终通过搭建片上通信网络进行路由单元的功能验证和性能分析。本文首先讨论了路由单元设计的关键技术和NoC低功耗技术,在此基础上,给出了低功耗可配置的路由单元设计方案。在路由单元可配置设计中,采用了虚拟通道技术降低阻塞的发生概率;并且将输入端口虚通道数目和缓存深度设计为可配置参数;采用了改进的源路由算法,结合基于优先级的Lottery仲裁机制,一定程度上增加了路由单元的灵活性。在低功耗设计中,通过对路由单元各个子模块进行功耗分析,选择配置了大量缓存的输入端口和全连接的交换开关为功耗优化的主要对象,分别采用了模块级时钟门控技术和分段式交换矩阵设计来达到降低路由单元功耗的目的。本文的研究成果为片上网络自适应路由算法的设计和不同拓扑结构片上网络的深入研究提供了平台。