近年来随着信息传输需求的不断增长,高速串行传输技术得到快速发展和广泛应用。鉴于其在传输速率、信号质量、传输信道以及输入输出引脚(I/O)数量方面的优势,高速串行通信正逐步成为现代计算机系统以及芯片间实现数据通信的重要技术手段。然而在目前主存储器的设计中,仍然普遍采用并行数据传输接口,借助更宽的数据接口和更高的时钟频率来提高存储器的访问带宽。这种设计方式直接导致了存储器往往具有较高的I/O引脚开销和功耗,也由于布线难度的增加带来了严峻的信号完整性问题。尽管最新的三维存储器件提出了串行传输的设计方式,但由于其高昂的设计和实现成本使其应用受限于少数高端定制芯片范围内。本文针对传统并行传输的存储器设计需要大量输入输出接口这一问题,提出了基于高速串行传输的存储器接口基础结构设计以取代传统并行接口,大幅减少存储器接口的引脚数量,使得存储器的大容量扩展成为可能,从而有力地支撑了当前大数据应用对海量数据的存储需求。在这一结构设计基础上,本文进一步提出了一种基于高速串行传输的存储器接口应用方式,利用串行传输结构可以有效地减少冗余信息在传输过程中带来的开销这一特点,针对深度神经网络这一典型的大数据应用类型,提出了一种简单有效的图像数据增量编解码设计方法,并将其集成在高速串行存储器接口中,减少了冗余图像信息的传输,提高了传输的有效带宽和效率。本文提出的设计基于传统的二维存储器结构,提出了串行存储器接口的基础结构,并根据串行传输的特点,对其应用进行分析,具有较低的设计和实现开销,为未来高速串行存储器接口的设计提供了有益的参考。本文基于Xilinx FPGA平台,借助先进的高速串行传输模块完成了一种基于高速串行传输的存储器接口的原型实现,并集成了所提出的图像数据增量编解码模块。实验结果表明,利用高速串行传输的存储器接口设计可以使其数据接口引脚数量降低为并行传输接口数量的25%,输入输出管脚功耗比并行传输可以节省18%。在此基础上,进行深度神经网络图像数据编解码传输结果表明,在小幅增加延时和功耗的基础上,增量编码可以实现平均33%的数据压缩率;游程码编码可以实现78%的压缩率,从而有效提升了传输数据的带宽。