在集成电路设计工艺尺寸进入深亚微米后，互连线延时超过了单元延时成为芯片设计延时的主要部分。因此，如何对互连线延时进行优化已经成为集成电路设计中必须考虑和解决的问题。本文针对不同的互连线延时问题给出了相应的增量式互连线延时优化方法。它是基于EDA(Electronic Design Automation)工具优化结果的进一步互连线延时优化方法，重点解决关键路径中绕线与长线的问题。本文在理论分析与实验验证的基础上构造了两种增量式互连线延时优化算法，分别是截弯取直和负载分割。截弯取直主要是用来解决设计中绕线引起的延时问题，关键在于比较违反路径的位移与路程差的绝对值，在此基础上构造了截弯取直的优化条件，给出了实现算法；负载分割主要是用来解决长线引起的延时问题，通过大量实验构造了负载分割的优化条件，给出了实现算法。在负载分割研究的过程中也对插入缓冲器技术和调整驱动技术做了大量的实验和分析。本文对多个设计模块进行了实例验证，结果表明截弯取直优化方法使得最长路径延时在EDA优化结果的基础上缩短了2.3%到9.27%不等，违反路径减少了0.42%到4.7%不等；负载分割优化方法使最长路径的延时在EDA优化结果基础上缩短了1%到6.26%不等，违反路径减少了1.2%到8.10%不等；证明了这两种优化方法在集成电路设计中的正确性、实用性。