集成电路进入纳米量级之后,传统的按比例缩小技术面临着诸多瓶颈,3D封装技术由于其潜在优势而受到了广泛关注。近年来,硅通孔技术取得了重大进步,更进一步推动了3D封装技术的发展。尽管基于TSV的3D芯片具有诸多优势,但在实现3D芯片的商业化应用之前,还需要解决诸多关键问题,如3D IC的测试、良率控制等。TSV的测试是3D IC测试的难点之一,TSV的成品率也是影响.3D IC良率的最重要因素。TSV故障来自于TSV制造阶段或者晶圆键合阶段,针对TSV的测试,目前可行的方案是在晶圆键合后对TSV互连进行测试,包括边界扫描方案及内建自测试方案。但现有测试方案对ATE设备的依赖性较高,而且并未考虑TSV故障对3D IC良率的影响。　　为了减小TSV测试的成本,同时也为了减小TSV故障所造成的芯片良率损失,本文提出了一种针对TSV互连的内建自测试及内建自修复技术。该技术借鉴了广泛应用的存储器内建自测试及内建自修复技术。在芯片每次上电时,内建自测试电路即开始对TSV进行分组测试,内建自修复电路根据测试结果,对被测TSV进行冗余配置。完成所有TSV的测试及配置后,芯片即进入正常工作状态。本文设计了针对16×16、16×32、16×64 TSV阵列的BIST及BISR电路,并利用TSMC0.18um工艺实现。对于三种不同规模的TsV阵列,与IEEE1500方案相比,本方案的面积开销分别减小了18.8％、28.8％、30％。采用1G赫兹的测试时钟,测试及配置时间分别为4us、8us、16us。由此可见,该方案以较小的面积开销实现了TSV的内建自测试及内建自修复,且测试及配置时间在可接受范围之内,因此该方案是合理可行的。