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随着数字集成电路设计的蓬勃发展，作为模拟信号与数字信号转换桥梁的ADC对数字电路的作用也就显得尤为重要。其中Δ-Σ(Delta-Sigma)ADC以其高精度特性、较低的模拟电路设计复杂度以及与数字模块良好的兼容性在低频测量、音频等领域备受重视。特别是对直流失调、1/f噪声的抑制以及精度的提升一直是该领域研究的热点。 本文首先介绍了Δ-ΣADC的研究背景，并以国内外发展现状为基础进行分析总结。然后从原理上详细分析了Δ-Σ调制器、多位量化技术及动态元件匹配、数字抽取滤波器和全局斩波技术。 在分析系统传递函数之后，建立调制器的行为级模型，采用4阶4位量化、改进的CIFF(CascadedIntegratorsFeed-Forward)结构，并考虑多位反馈DAC的非线性影响建立了数字加权平均（DWA）的模型，之后配合调制器的设计建立了数字抽取滤波器的行为级模型，进行了完整Δ-ΣADC的行为级仿真，确保了系统的稳定性并得到了后续电路设计的指标。在此基础上，设计了以开关电容为基础的调制器电路，其中DWA作为调制器的数字校正模块通过RTL代码实现；数字滤波器采用直接级联型的5级积分梳状滤波器（CICfilter），输出为24位的数字码；配合模拟调制器以及数字滤波器的工作实现了全局斩波技术，前级斩波开关采用带虚拟管的CMOS对管结构，后级斩波采用数字电路实现，仿真结果表明，在38.4kHz的采样频率下，信号带宽75~1.2kHz可调，整体ADC的信噪失真比SNDR最高可达为123.6dB，有效位数为20.4bits，谐波失真在-130dB左右。 采用华虹350nmCMOS工艺完成整体ADC的版图设计，其中模拟模块采用全定制的设计方法，数字部分通过综合自动布局布线生成版图，最终整体版图核心面积为2mm×0.8mm。并对调制器模块进行了后仿，调制器所达到的SNDR为120.4dB，3次谐波失真-115dB，达到了设计指标。