极化码以其优异的性能被选为5G eMBB场景下控制信道的信道编码方案,从而再次引起学术界的关注。极化码最主要的优点是编解码复杂度低,并且可以从理论的角度证明它是一种达到信道容量极限的编码方案。然而在实际应用时,在中短码长条件下极化码的性能会呈指数型衰减。因此提升极化码在中短码长条件下的译码性能一直是学术界研究的热点。针对此问题,本文提出了带记忆存储单元的极化码(Polar Codes with Memory,PCM)编译码方案。通过在连续编码的信息块中共享一定数量的互信息比特,接收端译码错误的码字就有可能在获得正确的互信息比特后,开始新一轮的译码。在再次译码过程中,互信息比特会直接被当作冻结位信息处理。PCM编译码方案可以使用极化码的任意译码器,例如串行抵消(Successive Cancellation,SC)译码器(PCM-SC),置信传播(Belief Propagation,BP)译码器(PCM-BP),或者串行抵消列表(Successive Cancellation List,SCL)译码器(PCM-SCL)。仿真结果表明,PCM-SC相比于传统的SC译码算法的误组率(Packet Error Rate,PER)增益为0.27 dB;列表数为L的PCM-SCL可以达到传统的SCL译码器在列表数为2L时的PER性能。除此之外,PCM方案还可以直接扩展为m个信息块参与编译码的方案(m≥2)。在直接扩展方案的基础上,本文进一步提出了可以降低码率损失并且保持相同级别PER性能的一般型PCM扩展方案(General PCM)。最后,本文研究并设计了 PCM-SC算法的硬件实现,给出了两种译码器的硬件实现结构:顺序(In-serial,IS)结构译码器和低延时交织(Low-latency Interleaved)结构译码器。硬件仿真的综合结果表明,相比于IS结构的译码器和传统的SC译码器以及SCL译码器,LLI结构的译码器拥有最低的译码延时和最高的吞吐率。