流水线型ADC广泛应用于仪器仪表和电子通信设备中,其精度、速度和功耗等指标对系统有着至关重要的作用。14位200 MS/s流水线型ADC适用于通信基站和窄带雷达系统,该类ADC拥有较高的无杂散动态范围(Spurious-free-dynamic-range,SFDR)和信号噪声失真比(Signal-to-noise-distortion-ratio,SNDR),是学术界和产业界的研究热点。随着CMOS工艺不断发展,晶体管的本征增益下降造成运放增益下降,为了消除运放有限增益引起的非线性,一般采用数字校准技术,包括前台和后台校准技术。电容匹配精度是另一个限制ADC精度的因素,为了降低系统面积和功耗,同样需要数字校准技术。本文针对流水线型ADC的非理想因素,重点研究关键的模拟电路设计,数字前台校准和后台校准技术,达到降低功耗改善性能的目的。本文的主要工作和创新点包括:(1)研究了流水线型ADC的非理想因素,从系统结构入手,定性定量分析了各个模块所要达到的设计要求,设计适合本文要求的系统结构,通过理论计算和分析得到各级采样电容和流水线级的位数,并通过电路仿真验证系统设计的合理性。(2)改进设计一种适用于无采样保持运放前端的相位生成电路,该电路根据各个相位之间的内在关系设计,仿真结果表明在工艺角和环境变化时能保持正确的相位关系;另外完成了包括运放、比较器、时钟和基准源等流水线型ADC所需要的电路。(3)采用电容失配前台校准算法,将电容失配校准方法扩展到运放增益选择的功能中,在第一级流水线级中,采用局部正反馈电路提高电路增益,通过比较不同增益对应的误差码,选择出增益最高的配置,从而降低运放的功耗;该算法流程类似于电容失配误差计算方法,易于集成。(4)提出一种与输入信号幅度无关的运放有限增益和电容失配后台校准方法,在子模数转换器和增益数模单元之间插入随机化模块,随机选择伪随机信号注入的窗口位置,最终权重参数能够以相似的速度收敛,且信号的幅度几乎不影响校准工作,该校准算法还通过对余量信号幅度的监测,调节比较器的阈值电压来实现余量摆幅可控,避免较大的余量摆幅影响运放的性能,MATLAB仿真结果表明,能够使SFDR从60.7 dB提升到98.6 dB,SNDR从39.7 dB提升到84.7 dB。(5)提出一种校准无采样保持运放前端回踢(kick-back)效应的算法,分裂采样电容,并选择其中一个在放大相注入伪随机信号,利用相关的算法迭代出一阶kick-back效应系数,该算法同时增加了三个电容,注入互不相关的dither信号,实现运放线性和三次非线性误差校准,MATLAB仿真表明,能够将SFDR从56.4 dB提升到90.4 dB,SNDR从51 dB提升到69.9 dB。本文基于0.18 um CMOS工艺设计了 14位流水线型ADC电路,集成了流水线级、时钟缓冲电路、基准源、基准缓冲电路以及数字前台校准电路等模块,并进行了版图设计。其核心面积为8 mm2,测试结果表明,在200 MHz采样频率下,70 MHz频率输入时,功耗为252 mW(不包含LVDS接口以及基准缓冲等电路),SFDR 为 82.2 dB,SNDR 为 66 dB,有效位数为 10.7,其 Waldon FOM 值为 757 fJ/conv-step。测试结果表明采用的系统结构和校准方法能够满足部分设计目标。