采样,是将模拟信号转换为数字信号的一种必然的手段,也为信息的后续处理提供了可能性。随着社会的发展,各种技术也在不断创新,人们对于采样速率的要求也越来越高,而高速采样系统的也给时钟的精准性也提出了更高的要求。在现代采样系统中,一个好的时钟源,可能是这个系统的基石;若时钟源本身性能较差,会给被采样信号带来更多的误差,那么采样过来的信号就没有分析的必要。衡量一个时钟源的关键性指标就是相位抖动(频域上表现为相位噪声),因此实现一个低抖动的时钟源是十分有意义的。本文是基于实际项目“高速采样系统”对时钟源的抖动特征进行研究的;而且采样系统的采样时钟,要求频率连续可变,即频率分辨率要做到很小。而直接数字合成(DDS)有两个突出的特点:一是捷变频;二是频率步进小,即频率分辨率高,可以满足项目中所要求的频率连续可变,因此选择DDS作为时钟源研究电路。但DDS会产生较多的频率分量,即杂散较多,频谱纯度不好,所以需要研究怎么去除杂散,尤其是DDS输出的近端无法滤除的杂散。理论分析了相位噪声和DDS谐波杂散对时钟源输出的抖动特征的影响,并对其相位噪声和谐波杂散建模,更加直观的观测到它们对时钟源输出时钟和抖动特征的影响;随后提出了一个去除带内近端杂散的方案,以此来减小时钟抖动;并依据此原理,设计一款低抖动的时钟源。下面是本文的主要研究内容:1、理论分析相位噪声和谐波杂散对时钟抖动特征的影响,从理论上分析降低抖动的可能性;随后给出去除最差杂散的方案,并从理论上分析它的可行性。2、设计低抖动时钟源的实现方案,分析其合理性;并给出基于AD9912的电路设计,和Spur Killer的配置。3、对实现的时钟源电路进行测试,包括产生不同频率的时钟功能测试和相噪、抖动的性能测量,并在配置了Spur Killer之后,降低了时钟源的相位噪声、时间抖动。