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近年来,移动电子产品需求的快速增长极大地刺激了模数转换器的发展,市场需要越来越多的高速高精度模数转换器。本论文针对上述问题,以12位100MSPS流水线ADC为研究对象,在深入分析流水线ADC工作原理的基础上,对子AD单元电路设计作了创新性和探索性研究。主要内容为:研究了高速高精度流水线ADC系统结构,结合系统性能指标确定了子AD各单元模块的指标要求,并对子AD单元模块的各种误差源进行了详细分析。提出了一种新型开关电容预放大锁存比较器电路拓扑,对其延迟时间和功耗等指标进行优化,通过对开关电容网络的建模分析,优化开关电容电路,降低了电荷注入、时钟馈通等非理想因素对系统精度的影响;对于比较器的预放大电路,采用一级放大器加源跟随器结构,降低了延迟时间;分析基准输出缓冲器负载能力等因素,优化了电阻串网络;设计了3.5位/级、1.5位/级和2位/级的编码电路。为了降低系统功耗,流水线ADC中间七级采用动态比较器。应用典型1.8V/0.18μm硅CMOS工艺模型,通过Cadence设计软件进行模拟仿真。仿真结果表明,开关电容预放大锁存比较器的延迟时间为556ps,功耗188.6μW,比较器分辨率达到0.23mV,建立时间不超过1.2ns。将该比较器应用于3.5位/级精度的子AD时,子AD单元能在100MSPS的采样频率下正确工作;当电阻串的总阻值优化为1.5KΩ时,3.5位/级的子AD单元中,最坏情况下回馈噪声对参考电压造成的抖动为0.24mV;系统仿真结果表明,各级子AD的总功耗为9.566mW,与传统子AD相比,功耗下降了15.1%。仿真结果完全满足12位100MSPS流水线ADC系统对各子AD单元模块的指标要求,所设计的子AD不仅能确保ADC系统正常工作,同时还实现了低功耗。采用0.18μm 1P6M CMOS数模混合工艺模型,综合考虑整体布局布线、单元电路隔离和几何匹配等因素,利用Cadence实现各级子AD的版图。