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随着集成电路设计和CMOS工艺的快速发展,集成电路已经进入系统级芯片(System on Chip,SoC)设计阶段。锁相环(Phase Locked Loop,PLL)作为片上系统中的时钟源,广泛应用在各类SoC芯片当中,是现代无线通信中的重要组成部分,其性能决定了整个系统性能的优劣。本文重点研究高速CMOS电荷泵锁相环的设计与实现问题,围绕电荷泵锁相环的理论基础、数学模型、电路设计、前端后端仿真、生产测试进行深入的研究。基于TSMC 0.18 μm 1P6M混合信号工艺,本文设计了一种具有快速锁定时间、较宽频率调节范围、低相噪的电荷泵锁相环。采用Top to Down的设计方法,完成对电路的系统设计到CMOS电路设计的流程。对电路中的死区、电流失配、稳定性、无法正常起振等非理想问题进行理论分析,并对电路进行优化,在电路设计时消除其影响。使用Cadence的Spectre对电路进行仿真,电路整体具有在输入参考频率23 MHz至600 MHz之间产生1.9 GHz至2.6 GHz的时钟信号功能。在中心频率2.3 GHz偏移载波频率10MHz的情况下,敏感单元环形压控振荡器的相位噪声为-112.9 dBc/Hz。本文对电路版图进行优化设计,分开布置数字模块和模拟模块,对模拟模块中最敏感的压控振荡器进行对称性设计和降噪处理。完成版图验证,并提交给代工厂进行流片,完成芯片测试电路设计,进行流片芯片的测试分析。测试分析表明,锁相环芯片可以正常工作,基本满足设计要求。本论文完成了高速CMOS电荷泵锁相环设计的全部过程,完成了整个芯片设计、测试流程。所设计的锁相环芯片可应用于微处理器中的时钟同步电路、无线通信收发器中的频率综合器、光纤通信中的时钟恢复电路以及多样相位采样电路等。