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SDH通信网络的基础建设、设备研发以及运营维护对SDH测试仪的需求不断提升,但是国内现有的SDH测试仪仍存在可移植性差、处理速度慢、不适合高速传输链路的问题,所以优化改进SDH测试仪对提升SDH通信网络服务质量至关重要。本文旨在改进当前SDH测试仪不足,创新性地提出基于FPGA的SDH仿真测试仪的设计。本文的主要创新点及工作如下所示:（1）提出适合FPGA的混合并行化技术。以构造流式数据逻辑运算类型为目标,利用FPGA的流水线和并行化模式,提出混合并行化技术。然后从研究基础、设计模式和评价标准三方面对FPGA上混合并行化技术实现的可能性进行验证。（2）搭建基于FPGA的混合并行化模型。针对不同的流式数据运算类型,提出三种基于FPGA的混合并行化模型解决其问题。将FPGA上的运算逻辑抽象为集合,依据子集之间非抑制并行和关联关系展开三种基于FPGA的混合并行化模型的搭建:单级滚动流水模型、流水式归并树模型以及映射-归并树模型。（3）基于混合并行化模型进行SDH仿真测试仪的设计与实现。首先介绍基于FPGA的SDH仿真测试仪的整体方案。接着将单级滚动流水模型、流水式归并树模型和映射-归并树模型分别应用于同步技术、PRBS算法和扰码算法的设计中,实现关键技术速率的提升。然后对SDH仿真测试仪进行功能仿真和时序仿真,验证该设计满足国际ITU-T G.704和ITU-T G.707标准。最后从延时、吞吐量和资源占用量三个方面对SDH仿真测试仪的性能进行评测分析,得知在资源占用量降低的情况下,改进后的逻辑电路延时性能提高4%左右,吞吐量提升4～8倍,证明该设计能够有效提升SDH仿真测试仪的整体性能。