随着半导体技术进入到纳米尺寸,单核处理器性能的增长严重受限于功耗、互联线延迟和设计复杂度等因素。因此,以在芯片上集成众多相对简单的处理器核心代替复杂度更高的单核心的众核技术成为处理器设计的趋势。然而,受限于工艺水平,众核处理器也面临成品率低下和可靠性降低的难题,使得众核处理器在安全关键领域的使用面临困难;采用容错技术提高其成品率和可靠性是切实可行的途径。目前,一种被称作N+M的核级冗余机制被认为是非常有效的众核处理器核级硬件容错技术。本文立足此技术思想,基于2D-Mesh同构架构的众核处理器模型,考虑缺陷成团效应因素,对以可靠性及兼顾可靠性和时间性能为优化目标的众核处理器核级冗余拓扑重构算法进行了深入研究并取得如下成果:(1)由于晶体管特征尺寸变小使得晶片上原本不显著的缺陷变得显著,并呈现出成团特性,使得内核故障聚簇发生。所以,在建立众核处理器失效核分布模型时,需要客观展现出失效核的聚簇性,进而才能对相关拓扑重构算法的效能进行客观评价。针对现有方法考虑的不足,本文提出了一种基于缺陷成团效应的众核处理器失效核分布建模方法。实验结果表明,本方法能有效地体现缺陷的成团特性,且这种成团特性会严重影响某些核级冗余重构技术的修复效果。(2)在航空航天、武器装备、自动驾驶等安全关键系统中,为确保系统的服务是高可信的,可靠性是这些系统设计和验收的基本指标。现有的核级冗余拓扑重构研究成果都是以时间性能为重构配置的优化目标。为了进一步提高众核处理器重构配置后的可靠性,拓展其在安全关键领域的应用,本文在建立2D-Mesh众核处理器可靠性模型的基础上,以匕首抽样的蒙特卡洛方法为可靠度评估手段,提出了以可靠性为优化目标的核级冗余拓扑重构算法。实验表明,基于本方法重构配置后的众核处理器可靠性得到显著提升。(3)在可靠性单目标优化研究的基础上,为进一步满足对可靠性和时间性能要求都比较高的需求,本文建立了众核处理器核级冗余拓扑重构的可靠性和时间性能双目标优化问题模型;并结合约束法和分层序列法的优点建立了双目标优化的解决方案,最终设计并实现了一种兼顾可靠性和时间性能的双目标众核处理器拓扑重构算法。实验表明,由于改善了备选核的随机映射现象,本重构算法在有效保证可靠性指标的前提下,大幅改善了时间性能。本文的研究成果为工程实践提供了一些参考,也为进一步研究更加高效的众核处理器拓扑重构算法打下了基础。