随着半导体工艺技术的发展，系统芯片(SOC)设计技术越来越成为IC业界广泛关注的焦点。功能模块化的SOC具有易于增加新功能和缩短上市时间的显著特点，是现今IC设计业的主流设计方式。然而，设计能力远远落后于工艺的发展，严重地阻碍了SOC的快速发展，基于IP重用的设计方法学是当前缩小该差距的非常有效的办法。同时，深亚微米制造技术也对传统的集成电路设计及其方法学提出了新的问题和挑战，其中一个突出问题是时序问题。在深亚微米制造技术中，芯片互连线延迟超过门延迟，而且随着集成电路工作频率的提高，允许的时序容差变小，传输延迟的影响加大，设计工作难度增加。因此，需要在深亚微米设计流程中加入静态时序分析环节，以及逻辑综合和布局布线之间的迭代过程。本论文的主要工作是以8位微处理器软IP—08C01为载体，对基于深亚微米工艺的IP设计技术进行研究。 本论文的研究工作主要从两个方面入手：IP设计的标准化和深亚微米设计技术。在设计流程方面分设计工作和验证工作两条主线。设计工作包括对08C01软核的RTL级代码标准化、逻辑综合和布局布线；验证工作包括对08C01软核的功能验证、静态时序分析和物理验证。在设计的不同阶段使用了不同的主流EDA工具进行辅助设计和验证，包括Synopsys公司的逻辑综合工具Design Compiler、静态时序分析工具Design Primer和Cadence公司的自动布局布线工具Silicon Ensemble等。 本论文的工作将不仅为国内IP标准化设计积累经验，而且提供了基于深亚微米工艺的中等规模IP设计的关键技术。同时，本研究的芯片成果在性能上比Rock Well公司的6502芯片有进一步改进。