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随着摩尔定律逐渐失效,传统芯片已经无法通过缩小晶体管尺寸获得性能提升。尽管以多核处理器为代表的体系结构开始追求吞吐量,但功耗问题导致了暗硅片(Dark Silicon)的问题。研究发现过长的互连线对芯片的性能和功耗产生主导影响。因此,人们提出了堆叠三维芯片(3D ICs):将晶片垂直堆叠并用硅穿孔作为上下层之间的互连线。硅穿孔作为堆叠式3D ICs的关键部件,其在堆叠前能否很好的被测试,直接影响了整个3D ICs产品的良率和可靠性。然而,探针和硅穿孔制造技术之间的尺寸不匹配(探针尺寸大约在几百微米,而硅穿孔尺寸在几微米),导致我们无法用传统的探测技术探测单个硅穿孔。这局限导致了以下两个挑战:1)为了在堆叠前测试3D ICs,我们不得不在晶片上设计额外的测试垫和辅助测试电路,不但增加了晶片的面积,也增加了测试的时间和成本;2)由于加入额外的辅助电路,在3D ICs堆叠前我们只能进行结构性测试,无法覆盖存储器,RF电路模拟电路等IP模块的测试任务。功能测试被推迟到堆叠后进行,从而很大程度上影响了3D ICs的良率和制造成本。在本文中,首先提出一种新型的测试基板设计,其核心思想是空间转换,从而使较粗的探针能够探测每个较细的硅穿孔。利用这种测试基板,设计了各种3D ICs堆叠前测试架构,包括硅穿孔功能性测试架构和3D内存功能性测试架构。同时,利用提出的测试基板优化了3D片上系统(SoC)的结构性测试架构,从而提高堆叠测试的带宽,节省了测试时间。其次,基于上述测试基板,我们首次提出3D SoC的堆叠前功能性测试。我们的贡献包括提出3D SoC堆叠前功能性测试架构设计,提出IP核之间共享硅穿孔和测试互连线(它们都连接到同一个硅穿孔上)的概念,以及对应的共享算法。电气模拟实验表明,我们提出的测试基板能够用在堆叠前硅穿孔功能测试架构和3D内存堆叠前功能测试架构中。至于优化的3D SoC堆叠前结构测试架构,ITC02测试集的实验结果表明,我们优化的测试架构能够最高提高堆叠前测试带宽为原来4倍,同时最大节省总的测试时间(包括堆叠后测试时间)为29.1%。最后,我们证明了提出的3D SoC堆叠前功能测试架构、提出的设计概念和相应的概念算法的可行性。MCNC测试集的实验结果表明我们的设计能够显著的节省硅穿孔的数量最大为41.1%和节省最大测试线长为40.7%。