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随着数字信号处理、通信系统的高速发展,对作为模拟信号与数字信号转换接口的模数转换器也提出了越来越高的要求,主要是高速度、高精度及低功耗的模数转换器的设计。流水线模数转换器(Analog-to-Digital Converter,ADC)在速度、精度、面积和功耗上较其他模数转换器有较强的优势,故高速高精度流水线ADC是当前的ADC研究热点之一。但是随着CMOS工艺尺寸和电压的不断下降,高性能模拟电路的设计变得愈发困难。因此,通过数字校准算法的辅助来提高性能成为流水线ADC的重要研究方向之一。本文首先分析了流水线ADC的各种误差源,完成了流水线ADC的行为建模,为仿真验证实际误差条件下的不同校准算法提供了平台。同时本文研究了流水线ADC数字校准的基本原理,并基于此提出了 一种新型的随机抖动(dither)注入技术。本文提出的随机抖动注入技术可有效抑制放大器增益不足所导致的非线性,并且不会影响级间传输函数。接着,我们通过对ADC内部的比较器进行失调电压的数字校正最大限度地减小比较器失调电压。除此之外,我们利用基于相关性的数字后台校准和电容失配校准来降低乘法数模转换器(Multiplying Digital-to-Analog Converter,MDAC)的动态误差,从而提高流水线ADC的无杂散动态范围。该流水线ADC采用28 nm的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺制造。由于数字辅助技术的应用,该芯片占用面积为3mm2,消耗功率为0.75W,有效的降低功耗和面积。芯片性能测试结果显示,当输入频率为84MHz、幅度为-2dBFS的模拟信号时,静态参数积分非线性(Integral Nonlinearity,INL)由校准前的-5/+7.8LSB提高为校准后的-2.4/+3.6LSB,动态参数信噪比从校准前的51dB提高为校准后的62dB,无杂散动态范围从校准前的61 dB提高为校准后的72 dB,取得显著效果。