卷积码是一种纠错编码,它可以对连续的数据流进行处理;Viterbi译码算法是一种对无记忆信道卷积码进行译码的最大似然译码算法,使用Viterbi译码算法的卷积码已成为现代通信系统不可缺少的信道编码方案。RAKE接收是CDMA系统抗多径衰落的一种十分有效的方法,它是分别对每一路所接收的信号进行解调,然后叠加输出达到增强接收效果的目的。该课题所设计Viterbi译码是针对(3,1,9)卷积码的硬判决译码,数据速率为9.6kbps;RAKE接收机所接收的数据是扩频因子为127、加入导频且经QPSK调制的扩频信号,使用Verilg硬件描述语言在Xilinx公司的ISE环境下在用现场可编程门阵列(FPGA)来实现Viterbi译码器和RAKE接=收机的功能。本文简要介绍了卷积码、Viterbi译码和RAKE接收机的原理,详细描述了在FPGA中实现Viterbi译码和RAKE接收机的方法。对于Viterbi译码器,描述了适用于小约束度、结构简单、资源耗费较大的全并行Viterbi译码器和使用于大约束度、结构复杂、资源耗费较小的优化Viterbi译码器,其中,优化Viterbi译码器采用Viterbi译码优化算法和数字电路设计的优化算法,基本已涵盖了当前Viterbi译码器的设计思路。对于RAKE接收机,描述了一种延迟和信道估计系数均不固定的接收方式,集信道估计、扩频捕获、解扩功能于一身,具有实时性强、捕获速度快、易于实现的特点。本文所设计的Viterbi译码器和RAKE接收机均通过功能仿真和时序仿真。文中详细介绍了所设计的Viterbi译码器和RAKE接收机的设计方法,包括各个功能模块的实现,具有一定的理论和实际意义。