随着集成电路的发展,芯片集成度越来越高,而且数字芯片的工作频率也越来越高,因此对应用在时钟恢复电路、频率合成器、偏移减小电路等芯片中的PLL的工作性能提出了更高的要求。CPPLL是一种数模混合PLL,其结构简单、理论上具有零静态相位,因此应用广泛,所以研究减小CPPLL的锁定时间与输出抖动具有重要意义。论文首先介绍了CPPLL的基本工作原理和CPPLL输出抖动的线性叠加原理,总结了CPPLL减小输出抖动的方法,还研究了CPPLL实现快速锁定的常用方法,并且提出了一种可减小CPPLL环路锁定时间的初始化电路,该初始化电路结构简单,晶体管少,不显著增加CPPLL的版图面积。为减小环路锁定时间,引入非线性鉴频鉴相器,其在输入相位差在[π,2π]时,鉴频鉴相器输出与输入不成线性关系,而一直保持最大输出,因此可加快环路锁定。设计了一充放电电流匹配良好的电荷泵,并且为提高其充放电电流的匹配度,将CPPLL锁频范围内的VCO控制电压设置在地到电源电压中间处,减小电荷泵输出电压变化对电荷泵输出电流的影响。全差分环形振荡器可抑制共模噪声,所以设计了一全差分环形振荡器来减小输出抖动。为了减小电源抖动的影响,设计了一LDO线性稳压器给CPPLL各模块供电减小电源抖动的影响,同时该LDO线性稳压器带增强瞬态电流效率缓冲级,可以减小电路功耗,增强LDO线性稳压器的瞬态响应。通过以上方法,设计了一款快速锁定低抖动的CPPLL。基于0.35μm CMOS工艺,利用spectre仿真器对本文所设计的CPPLL进行了仿真验证。仿真对比带所提出的初始化电路的CPPLL与不带所提出的初始化电路的CPPLL,前者锁定时间相对于后者减小了45%,因此本文所提出初始化电路可以有效减小环路锁定时间。本文所设计的VCO在工作频率为10MHz时,输出相位噪声为-115dBc/Hz@1MHz,CPPLL整体输出RMS周期抖动为50ps。