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进入21世纪后,在存储电路、时序单元和组合电路中发生单粒子效应(包括单粒子翻转和单粒子瞬态)的可能性继续增加。事实上,对集成电路工业界来说,单粒子问题已经是产品可靠性问题中的重要衡量方面。单粒子效应造成的软错误是航天器失效的重要原因,是影响集成电路可靠性的重要挑战。所以,设计有效抗辐射的集成电路变得愈发重要。一般来说,集成电路的抗辐射加固的方法可以分为三类:从系统层面进行加固,从器件/工艺级进行加固以及从电路级进行加固。本文以提高CMOS数字电路的抗辐射能力为出发点,针对CMOS数字电路中出现的软错误,对电路级的抗辐射加固技术进行了深入研究。本文在分析了单粒子效应的机理,单粒子效应对集成电路的影响,以及单粒子效应建模的基础上,总结了各种常见的电路级抗辐射加固技术。本文综述了相关的经典抗SEU/SET加固锁存器,并针对已有加固锁存器的不足之处,提出了一种低功耗容忍软错误锁存器(LPSEI)。LPSET锁存器在电路内部构造时间冗余电路,不但可以过滤上游组合逻辑传播过来的SET脉冲,而且对SEU完全免疫,能够很好地提高CMOS数字电路的抗辐射能力。其输出节点不会因为高能粒子轰击而进入高阻态,所以LPSET锁存器能够适用于门控时钟电路。基于SMIC40nm CMOS工艺库,使用HSPICE仿真软件对LPSET锁存器进行了故障注入实验,实验结果表明,LPSET锁存器能完全容忍SEU且能够很好的过滤从组合逻辑传过来的SET。与同类的加固锁存器相比,该文结构仅仅增加13.4%的平均延时,使得可以过滤的SET脉冲宽度平均增加了54.1%,并且晶体管数目平均减少了 9.1%,功耗平均降低了 42.1%,功耗延时积(PDP)平均降低了 34.4%。本文提出的LPSET加固锁存器具有良好的软错误容忍能力,同时具有较低的功耗。对于缓解纳米工艺下集成电路的软错误问题和提高集成电路的可靠性具有重要价值。