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集成电路工艺已发展到5纳米节点,器件物理尺寸的持续缩减已难以满足市场对于电路性能和功耗的需求,研究者提出了多种新型低功耗半导体器件。隧穿场效应晶体管（TFET）得益于载流子带带隧穿机制,可突破传统MOSFET亚阈值摆幅60m V/Dec的限制,因此在众多低功耗器件中脱颖而出,成为下一代超低电压集成电路的强有力竞争者。然而,当前TFET研究面临诸如导通电流较低、密勒电容大及双极泄漏电流等问题,为其大规模产业化带来诸多困难。本论文针对上述问题,将环栅（GAA）结构与TFET带带隧穿相结合,对GAA-TFET器件及其单元电路进行优化设计,分析器件参数和结构对单元电路特性的影响,及其优化折衷。主要研究内容和成果如下:（1）搭建GAA-TFET器件/电路联合仿真优化平台。基于TCAD搭建环栅TFET器件三维结构,并与实验测试数据进行校准,在此基础上仿真各结构参数器件在不同Vds条件下的Ids-Vgs、Cgs-Vgs及Cgd-Vgs曲线,制成二维查找表;基于器件在不同栅极金属覆盖、非对称栅氧、异质栅金属及沟道pocket参数下的I-V和C-V特性,建立GAA-TFET器件在各结构参数下的Verilog-A行为级模型。使用该模型得到的器件转移特性曲线,经与TCAD模拟的Ids-Vgs对比,绝对最大误差<0.50%。（2）基于所搭建的GAA-TFET器件仿真计算平台,研究了栅极金属覆盖、非对称栅氧、异质栅金属及沟道pocket对GAA-TFET直交流特性的影响。结果表明,当栅-漏underlap(LUN)达到10nm时,双极泄漏电流降低一个数量级,同时其栅-漏电容减小37.93%;当栅-源overlap长度(LOV)达到10nm时,带带隧穿最短距离减小为无overlap时的50%,从而其导通特性得到改善;对于非对称栅氧结构,当LOXS=5nm时,其与对称结构相比导通电流提升34.30%,与LOXS=30nm器件相比,双极泄漏电流和栅-漏电容分别改善18.32%和19.37%。（3）基于所搭建的查找表器件特性模型,采用SPICE仿真工具研究了器件结构参数等对反相器和SRAM单元电路特性的调控作用,包括:1)不同电源电压(VDD)下反相器的延迟/功耗折中;2)SRAM静态噪声容限及读/写延迟特性折中优化。结果发现:当器件的LUN=10nm时,反相器的传输延迟相比无栅-漏underlap结构减小了44%,单周期所消耗的能量则减少了36%,并且其性能-功耗折中点出现在VDD=0.5V时;对于非对称栅氧结构,其最小的反相器传输延迟出现在LOXS=10nm时;当沟道区域的pocket长度(Lpo)为10nm时,基于该器件参数下的反相器其传输延迟相比于无pocket时降低27.48%,而当pocket掺杂浓度为1019cm-3时,其反相器的传输延迟相比于pocket掺杂浓度为1015cm-3时降低45.86%。综上所述,本论文采用器件/电路联合设计优化方法对GAA-TFET器件、单元电路特性进行深入研究,研究结果可为下一代GAA-TFET电路实现提供重要依据和参考。