【摘 要】
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论文在分析接入网网管汇聚端的基础上,采用数字集成电路自上而下的设计方法进行了汇聚器设计。在详细分析HDLC协议和SDRAM缓存规则的基础上,对汇聚器进行了功能模块划分;采用
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论文在分析接入网网管汇聚端的基础上,采用数字集成电路自上而下的设计方法进行了汇聚器设计。在详细分析HDLC协议和SDRAM缓存规则的基础上,对汇聚器进行了功能模块划分;采用硬件描述语言VHDL在行为级对汇聚器的顶层和各个模块进行了设计;使用Modelsim SE 6.3对设计进行了编译和功能仿真;利用EDA综合集成工具ISE对汇聚器完成了综合实现,并通过了测试;利用DC综合工具在富士通cs86的标准单元工艺库上实现了网表。本文设计中实现了多通道的HDLC成解帧、使用SDRAM作为HDLC数据的存储空间、利用队列管理算法管理多通道的数据并实现了63通道到1的汇聚。采用分时处理的方法来处理63路HDLC数据,既提高了速度又节省了资源。汇聚器设计实现了63路HDLC数据到一路HDLC通道的汇聚,最终的ASIC网表通过了静态时序分析,可以做后端流程。
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