在系统级芯片（System-on-a-Chip,SoC）中,一般采用锁相环（Phase Locked-Loop,PLL）来统一整合系统所需的各种时钟信号。时钟产生电路作为SoC的核心驱动模块,对时钟信号的输出频率范围、输出噪声性能、占空比、分相均匀性、功耗及面积都提出了严格的要求。为了满足SoC各模块的工作需求,本文设计了一种宽范围输出的低抖动多相时钟产生电路,采用电流模自适应带宽锁相环架构实现。本文从传统二阶电荷泵锁相环的稳定性和噪声传输特性出发,完成对二阶电荷泵锁相环环路稳定性及环路噪声的系统建模,用于指导锁相环稳定性设计,然后阐述了自适应带宽锁相环的锁定机制,并给出本文锁相环的设计方法与改进策略。相较于传统二阶电荷泵锁相环,本设计选择使用自偏置电荷泵（Charge Pump,CP）和数模转换器（Digital to Analog Converter,DAC）电路来达到自适应带宽的控制,本文提出了一种新型的电流控制振荡器（Current-Controlled Oscillator,CCO）结构,通过使用三级单端CMOS反相器的电流控制振荡器结构来提供宽范围低抖动的输出,振荡器输出端通过加入AC缓冲器及二分频四相（Two-Division Quarter-Phase,TDQP）电路满足系统分相与占空比要求。另外,由于整个环路采用自偏置,因此加入快锁电路用于规避可能出现的不启动风险,同时加入前置分频器和后置分频器用来适配多种工作环境需要。自适应带宽锁相环的环路带宽只随输入参考频率变化而变化,具有很宽的输入输出频率范围,通过对自适应带宽锁相环环路稳定性及噪声进行系统建模,指导各模块关键参数的设置并选择最佳带宽位置来优化锁相环输出噪声性能,达到宽输入和输出频率范围同时又具有较低时钟抖动的目的。自偏置环路下无需外部基准电压/电流源,一定程度上的提升了抗工艺、电压、温度（Process,Voltage,and Temperature,PVT）的漂移特性,拓展了环路带宽可实现的范围。本文基于TSMC 22nm Fin FET器件工艺,利用Cadence和MATLAB软件工具辅助完成PLL电路及版图设计,并完成系统的前后仿真验证,最后进行流片及测试验证。芯片测试结果表明,PLL功能正常,在常温和3.3V电源下,PLL可以在0.8GHz至3.2GHz的输出频率范围内工作,在1.92GHz的中心频率及1MHz频偏处测得的相位噪声为-107.2d Bc/Hz,RMS抖动为3.36ps,核心芯片面积为0.04mm~2,PLL核心功耗仅为4.2m W。从测试结果上看,各项性能可以达到较好的设计指标要求,能够满足实际SoC的应用需求。