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LDPC码自在上个世纪九十年代被重新发现以来,以其接近香农极限的纠错性能,以及译码复杂度低、吞吐率高的优点引起了人们的关注,成为继Turbo码之后信道编码界的又一研究热点。如今,LDPC码已经广泛应用于DVB-S2、CMMB以及Wi-Fi等通信系统,并被IEEE 802.16e标准采纳为可选的信道编码方案。随着理论研究的进一步深入,LDPC码也极有可能在未来的第四代移动通信系统中得到应用。本文正是基于IEEE 802.16e标准,讨论了该标准中LDPC码译码器的FPGA设计与实现问题。本文首先分析比较了LDPC码的几种软判决译码算法的纠错性能与译码复杂度,选取了性能优异且实现复杂度低的Offset Min-Sum算法为本文译码器硬件实现的译码算法,并通过软件仿真确定了Offset Min-Sum算法的偏移因子β取值为0.125,定点化格式为(6：3)。然后在分析比较现有LDPC码译码器结构的基础上,选取了适用于具有准循环构造特点LDPC码译码的部分并行结构作为本文译码器实现的基本结构,并加以改进,使译码器不但支持对IEEE 802.16e标准中所有6种码率和19种码长LDPC码的译码,同时具有数据块连续译码处理功能和动态停止迭代功能。再后搭建了基于ModelSim的译码器功能仿真测试平台,对译码器的各项功能进行了验证测试,并利用QuartusⅡ在StratixⅡGX系列FPGA器件上对译码器进行了综合优化。综合结果显示：该译码器工作频率为150MHz时,固定15次迭代,最低可达到95Mbps的译码吞吐率,完全满足IEEE 802.16e标准的要求。最后将本文实现的译码器与其它同样利用FPGA实现的IEEE 802.16e标准LDPC码译码器进行了对比。对比结果显示,本文实现的译码器在占用相对较多资源的条件下,比其它译码器更具通用性和实用性,并具有更高的吞吐率以及更大的提升空间。