随着半导体技术的不断进步以及对能源效率日益增长的关注,业界开始将注意力转移到多核并行处理的模块设计,以此来达到性能目标。在传统的片上系统(System on chip,SoC)中,处理核心的数量比较少的时候,研究人员使用基于总线的方式或者点对点的连接方式作为网络的互联方式。当处理核心增多的时候,以及面对通信量很大的应用的时候,这些方式的缺点:通信效率低,重用性差、扩展性差就体现出来了。因此片上网络(Network on Chip,NoC)这种新型的核间通信方式被广泛认为是解决大规模片上多处理器间通信需求的有效方法。在这篇论文中,我们基于现场可编程门阵列(Field-Programmable Gate Arra,FPGA)设计了多核片上网络硬件平台,经验证可以适用于并行算法的加速。论文的核心工作包含以下三个方面:(1)NoC的设计。这种基于分组交换的片上互联结构可以通过以点对点的方式相互连接的路由器来体现。No C的设计包含了三个主要参数:○1拓扑结构:网络拓扑结构决定了路由器和链路的数量以及它们之间的连接方式,为整体网络性能和能效建立了基本界限。○2路由算法:路由算法确定了数据包从源节点到目的节点的路径,它会影响平均跳数和链路间负载均衡的程度。○3交换技术:交换技术用来管理路由节点之间如何相互通信,它决定了数据包何时可以从一个路由器转发到下一个路由器。最后基于网络性能和硬件实现的综合考虑,本文选用了4*4Mesh拓扑结构、XY维序路由、虫洞虚通道交换结构的片上网络予以实现。(2)RISC处理器设计。用于多核平台的处理单元需要很大的灵活性,这样有利于系统在不更换硬件的情况下平滑升级,因此也降低了成本;同时处理单元需要和NoC的网络接口高效地进行数据交换,本文基于处理器设计软件Processor Designer设计了一款精简指令集处理器,可以满足以上要求。处理器设计的三个关键要素是:处理器的硬件架构和软件架构、处理器指令集的设计、处理器流水线的设计。本文设计了基于哈佛架构、MIPS五级流水线的精简指令集处理器。(3)平台的应用。通过极化码BP译码算法在多核平台的映射、运算过程展示了多核平台实现并行算法的优越性。